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RSS订阅- 2007-06-16 12:12:38Verilog HDL行为建模实例
- module CNT_4b (CLK, ENABLE, RESET, FULL, Q); input CLK; input ENABLE; input RESET; output FULL; output [3:0] Q; wire CLK; wire ENABLE; wire RESET; wire FULL; wire [3:0] Q; // add your declarations here reg [3:0] Qint; always @(posedge RESET or posed... [阅读全文]
- 来源：网络收集作者：佚名点击：113评论：0
- 2007-06-16 11:52:09HDL与原理图输入法的关系
- HDL和传统的原理图输入方法的关系就好比是高级语言和汇编语言的关系。HDL的可移植性好，使用方便，但效率不如原理图；原理图输入的可控性好，效率高，比较直观，但设计大规模CPLD/FPGA时显得很烦琐，移植性差。在真正的PLD/FPGA设计中，通常建议采用原理图和HDL结合的方... [阅读全文]
- 来源：网络收集作者：佚名点击：60评论：0
- 2007-06-16 11:51:27学习HDL的重要提示
- 1.了解HDL的可综合性问题： HDL有两种用途：系统仿真和硬件实现。 如果程序只用于仿真，那么几乎所有的语法和编程方法都可以使用。但如果我们的程序是用于硬件实现（例如：用于FPGA设计），那么我们就必须保证程序可综合（程序的功能可以用硬件电路实现）。不可综合的HD... [阅读全文]
- 来源：网络收集作者：佚名点击：38评论：0
- 2007-06-16 11:50:24选择VHDL还是verilog HDL？
- 这是一个初学者最常见的问题。其实两种语言的差别并不大，他们的描述能力也是类似的。掌握其中一种语言以后，可以通过短期的学习，较快的学会另一种语言。选择何种语言主要还是看周围人群的使用习惯，这样可以方便日后的学习交流。当然，如果您是集成电路（ASIC）设计人... [阅读全文]
- 来源：网络收集作者：佚名点击：54评论：0
- 2007-06-16 11:46:01常见的HDL工具介绍
- 友情提醒：由于软件都较大，建议在确保基本能够申请到License的情况下再下载试用版软件 FPGAexpress ： VHDL/VerilogHDL综合软件，简单易用，但有人反映其对VerilogHDL的支持不够强。Synopsys 公司出品。最新版本3.5 FPGA CompilerII VHDL/VerilogHDL综合软件，Synopsy... [阅读全文]
- 来源：网络收集作者：佚名点击：170评论：0
- 2007-06-16 11:32:53硬件描述语言HDL基础知识及应用
- 随着电子系统设计自动化(EDA)和超大规模可编程逻辑器件的快速发展，一类新型电子系统开发工具正在迅速普及,其中就有很重要的一类开发软件工具，即硬件描述语言(HDL)。目前HDL已经成为从事EDA的电子工程师必须掌握的工具。本文介绍常用的几种硬件描述语言的历史，功能及... [阅读全文]
- 来源：网络收集作者：佚名点击：280评论：0
- 2007-06-16 11:29:41Verilog语言要素
- 本文介绍Verilog HDL的基本要素，包括标识符、注释、数值、编译程序指令、系统任务和系统函数。另外，本章还介绍了Verilog硬件描述语言中的两种数据类型。 模块 Verilog HDL中的标识符(identifier)可以是任意一组字母、数字、$符号和_(下划线)符号的组合，但标识符的第... [阅读全文]
- 来源：网络收集作者：佚名点击：541评论：0
- 2007-06-16 11:26:57HDL学习指南
- 模块 模块是Verilog 的基本描述单位，用于描述某个设计的功能或结构及其与其他模块通信的外部端口。一个设计的结构可使用开关级原语、门级原语和用户定义的原语方式描述; 设计的数据流行为使用连续赋值语句进行描述; 时序行为使用过程结构描述。一个模块可以在另一个模... [阅读全文]
- 来源：网络收集作者：佚名点击：188评论：0
- 2007-06-16 11:16:13Verilog HDL程序实例-移位寄存器
- module shft_reg (CLR , SET , DIR , CE , LOAD , DATA , SI , data_out , CLK ); input CLR , SET , CE , LOAD , DIR , SI , CLK ; input [3:0] DATA ; output [3:0] data_out ; reg [3:0] TEMP; always @(posedge CLK ) begin if (CE == 1'b1) if (CLR == 1'b1) TEMP... [阅读全文]
- 来源：网络收集作者：佚名点击：413评论：0
- 2007-06-16 11:14:22VHDL程序实例系列-8位数据锁存器
- library IEEE; use IEEE.std_logic_1164.all; entity ffd is port ( CLR : in std_logic; SET : in std_logic; CE : in std_logic; LOAD : in std_logic; CLK : in std_logic; DATA_IN : in std_logic_vector (7 downto 0); DATA_OUT : out std_logic_vector (7 downto... [阅读全文]
- 来源：网络收集作者：佚名点击：258评论：0
- 2007-06-16 11:12:45VHDL程序实例系列-LED七段译码
- library IEEE; use IEEE.std_logic_1164.all; entity bin27seg is port ( data_in : in std_logic_vector (3 downto 0); EN : in std_logic; data_out : out std_logic_vector (6 downto 0) ); end entity; architecture bin27seg_arch of bin27seg is begin process(d... [阅读全文]
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- 2007-06-16 11:10:47VHDL程序实例系列-二进制到BCD码转换
- library IEEE; use IEEE.std_logic_1164.all; entity bin2bcd is port( data_in : in std_logic_vector(3 downto 0); EN : in std_logic; data_out : out std_logic_vector(7 downto 0) ); end entity; architecture bin2bcd of bin2bcd is begin process(data_in, EN)... [阅读全文]
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